一文读懂DRAM之DDR4 和 DDR5的不同

2025-12-04 10:56:48 134

一、先把大框架捋清楚：DRAM、DDR 是啥？

DRAM（Dynamic RAM）：

每一 bit = 一个电容 + 一个晶体管（1T1C），靠电容存电荷表示 0/1
电荷会漏，所以要周期性刷新（refresh）

DDR（Double Data Rate SDRAM）：

同一时钟周期的上升沿 + 下降沿都传数据，所以叫“双倍数据率”

DDR4 和 DDR5 都是 同步 DRAM（SDRAM）家族的成员，差别不在于“本质结构”，而是在于：

速率/带宽
总线结构（通道划分、bank 组织等）
电气规范（电压、信号完整性）
封装及容量演进

可以简单理解：

DDR5 是 DDR4 的“高频、高并行、细颗粒度、低功耗+更难搞 SI/PI”的升级版。

二、从“外行视角”先说几个关键区别，再往里扎

工程师对比时，通常先看几个硬指标（典型值，方便心里有数）：

项目	DDR4	DDR5
典型数据速率	2133–3200 MT/s（主流至 3200）	4800–8400 MT/s（起步就 4800）
电压 VDD	1.2 V（低压版 1.05V）	1.1 V（后续还有更低）
DIMM 通道结构	1 个 64-bit 通道	2 个独立 32-bit 通道
Bank 数量	16 bank	32 bank（分成 8 bank group）
典型单条容量	4–32 GB	16–128 GB（随工艺演进继续上）
PMIC	主板上	挪到 DIMM 条上（电源片上条）
ECC 机制（内部）	有一些基础内部 ECC	更强的 on-die ECC

这张表先给你一个感性认识：

DDR5 = 频率翻倍、带宽翻倍、通道更细、并行度更高、电压更低、模块更复杂。

下面我们按工程师习惯，分层拆开讲。

三、从“系统架构”视角：控制器 + 通道的差异

1. DDR4：一个 DIMM = 一个 64-bit 通道

CPU/SoC 内部的内存控制器（IMC）看到的是：

每条 DIMM = 一个 64-bit（不含 ECC）数据通道

布局（对外）大致是：

地址/控制线：共享
数据线：64-bit DQ + DQS 差分组

对控制器来说，访问粒度通常是：

一个 Burst = 8 个时钟（BL8），双沿采样
访问单位：cache line 级（比如 64B）

2. DDR5：一个 DIMM 里拆成两个 32-bit 子通道

DDR5 最大的结构变化之一：

一个 DIMM 逻辑上是 两个独立的 32-bit 通道

例如：32-bit 通道 A + 32-bit 通道 B

好处：

访问粒度更小：一次只访问 32-bit 宽度的子通道，减小访问浪费
控制器可以 并行调度两个子通道，提高总吞吐
更容易做到高频下的时序与 SI 收敛

对系统工程师的影响：

内存控制器的通道数上去了（“论通道数”可能翻倍）
规划时序、排布时要按 sub-channel 级别来考虑带宽利用率

类比：
DDR4 是一条宽 64 车道的大高速，
DDR5 等效拆成两条各 32 车道的高速，可以分别调度不同车流，减少“整条高速只为了一辆车开放”的浪费。

四、从“内部结构”视角：bank / bank group / 并行性

1. DDR4 的 bank 组织

DDR4 一般是：

16 banks
分成 4 个 bank group

访问时有经典的：

激活（ACT）：把 row 从 cell array 拉到 row buffer
读/写（READ/WRITE）
预充电（PRE）

bank 越多，意味着：

同时可以有更多 row 处于“打开”或“半打开”的状态
可以在控制器层做更多 bank 间交错（interleave），提升总吞吐

2. DDR5：更多 banks + 更细粒度调度

DDR5 把 bank 数增加到 32 个，通常分成 8 个 bank group
更多 bank 带来：

更高的 并行访问能力：不同 bank 可以交错读写
更高的 时序调度难度：控制器端算法更复杂

对工程师来说，这意味着：

控制器需要更智能的调度算法（bank interleaving、行命中优化）
在高并发访问场景下，DDR5 更容易压榨出带宽

五、从“接口速率 & 时序”视角：为什么 DDR5 频率能上这么高？

1. 速率提升

DDR4 主流：

JEDEC 标准最高到 3200 MT/s

DDR5 起步：

4800、5600 MT/s 起
后续标准可以到 6400、7200、甚至更高

真正挑战在于：

频率翻倍 → 时钟周期缩短 → 时序窗（eye）变得很窄
这就需要：

更强的 信号完整性设计（SI）
更严苛的 布线与 PCB 工艺要求
更复杂的训练（training）和校准（calibration）机制

2. DDR5 引入更复杂的训练机制

在高频下，为保证：

DQ-DQS 对齐
read/write leveling
Vref 调整

控制器在初始化阶段要进行更复杂的：

写入校准（write leveling）
读出校准（read leveling）
DFE/CTLE 之类的补偿（不同厂支持略有差异）

对固件/PHY 工程师的影响：

DDR5 bring-up 更难，比 DDR4 多很多寄存器和步骤
仿真时需要更多关注：

skew budget
timing margin
jitter/tock noise

六、从“电气与电源”视角：为什么 DDR5 更考验 PI 和封装？

1. 电压下降：从 1.2 V → 1.1 V

目的是：在更高频率下控制功耗和发热
对 DRAM die 来说：

cell 电容更小，电压更低 → 信号裕量更紧张
sense amp 更难设计，好在制程也在进步

2. 最大变化：PMIC 上条，电源管理“上移”

在 DDR4 时代：

主板上通常有 DC/DC 转换，给内存条送：

1.2 V（VDD）
其他辅助电压

DDR5 时代：

引入 on-DIMM PMIC（电源管理 IC）

主板只提供相对较高电压（例如 5V/12V）
PMIC 在内存条上完成降压、分配各路电源

结果是：

主板电源设计相对简化一点（但仍需注意纹波/瞬态）
内存条成本上升（多一颗 PMIC + 更复杂 PCB）
电源噪声和瞬态响应更贴近 DRAM die，本地管理更灵活

对系统工程师的影响：

DDR5 内存条更贵、不只是“芯片更贵”，封装/板子/PMIC 全加价
PI 仿真要同时考虑：

主板 → DIMM 供电路径
DIMM 上电源平面、去耦网络、PMIC 开关噪声

七、从“可靠性/纠错”视角：on-die ECC 的意义

1. DDR4 阶段的 ECC

ECC 一般是 系统级的：

服务器用 ECC DIMM：64-bit 数据 + 8-bit 校验 → 72-bit 总线

DRAM die 内部也有一些基本的错误检测机制，但对外是透明的

2. DDR5 加强 on-die ECC

原因很简单：

工艺节点继续往 1x/1y/1z nm 和甚至更先进走，单 cell 容量更小，容错能力更低
高频、低电压下，软错误、随机位翻转概率上升

DDR5 的 on-die ECC：

主要是为了提高单颗 DRAM die 的良率和可靠性，对外部系统是透明的
不等同于服务器那种系统级 ECC（后者仍然需要）

对制造/良率工程师的意义：

on-die ECC 允许在 bit/cell 出现少量缺陷时仍然通过，等于提升有效良率
设计上会在 area/cost 和 ECC 逻辑之间权衡

八、从“封装 & 模组”视角：颗粒、容量、工艺差异

1. 封装形态

DDR4/DDR5 颗粒本身封装形式（如 BGA）相似，但：

DDR5 颗粒引脚/信号定义不同
对布线层数、阻抗控制、via 工艺要求更苛刻

2. 容量提升路径

容量的提升来源：

单颗 die 容量变大（工艺更先进，电容堆更高）
多 die 堆叠（3D 堆叠、TSV 或 wire bonding）
单条 DIMM 上的颗粒数量增加（多 rank）

DDR5 在设计之初就考虑了更大的单 DIMM 容量：

16GB、32GB、64GB、128GB 会逐渐成为常态
对于服务器：单 CPU 支持的最大内存容量大幅提升

九、从“应用/选型”的角度：工程上什么时候用 DDR4，什么时候上 DDR5？

1. 什么时候继续用 DDR4？

一般是这些场景：

成本极度敏感：

工业控制、小家电、低端网关、教育/政企 PC

性能需求一般：

不要求超高带宽，满足基本系统运行即可

平台已成熟：

SoC/CPU 已经定型，只支持 DDR4（重新做 DDR5 控制器代价太大）

生命周期考虑：

有些工业/汽车平台生命周期很长，宁愿用成熟的 DDR4

2. 什么时候必须上 DDR5？

主要看两点：带宽需求 + 平台代际

新一代 CPU / GPU / AI 加速卡平台：

x86 服务器（Intel/AMD 新平台）
高算力 SoC（AI、HPC、5G 基站等）

极高内存带宽需求的场景：

大规模数据库
高速网络设备
AI 训练/推理服务器

目标是：

提高每瓦带宽（bandwidth per watt）
提升单机内存容量上限

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